模組化積體電路之製造方法

专利摘要:
本發明為一種模組化積體電路之製造方法，其包括下列步驟：提供一基座；以及結合一輸出/入模組。提供一基座，基座具有導電支架及第一封裝體，又第一封裝體包覆導電支架時裸露第一接點；結合一輸出/入模組，輸出/入模組包括：第一基材；複數條第一導電柱；及複數個第三接點，又使每一第三接點之另一部與第一接點電性連接。藉由本發明之實施，可以增加積體電路設計的彈性，並可減少研發新製程技術過程中所耗費之時間及成本。
公开号:TW201318116A
申请号:TW100138743
申请日:2011-10-25
公开日:2013-05-01
发明作者:Chun-Ming Huang；Chi-Sheng Lin；Chi-Shi Chen；Chien-Ming Wu
申请人:Nat Chip Implementation Ct Nat Applied Res Lab；
IPC主号:H01L25-00

专利说明:
模組化積體電路之製造方法
本發明為一種模組化積體電路之製造方法，其特別為一種應用於系統單晶片(System on Chip,SoC)積體電路之模組化積體電路之製造方法。
由於技術的高速發展，現今的積體電路功能越來越強、所容納之元件數量越來越多、核心電路結構越來越複雜，因此積體電路所需要的輸出/入接腳數量越來越多，但核心電路尺寸卻越來越小。因此，若要將數量越來越多之元件、越來越複雜之電路結構放進尺寸越來越小的空間中，核心電路勢必要採用先進製程來製造。
在上述情況下，習知的單一製程積體電路製造方法便面臨以下問題：產品中的輸出/入電路為了提供足夠的高電流推動力、高靜電防護力、高雜訊免疫力及高栓鎖(latch-up)效應防護力，其尺寸無法與採用先進製程製造的核心電路等比例縮小，甚至要比一般製程製得的電路尺寸更大。所以，輸出/入電路若是採用與製作核心電路相同之先進製程製造，其成本必然大大增加。因此在設計核心電路時必須考慮此一因素而使得核心電路之設計受到限制。
此外，隨著核心電路的元件密度越來越高，製造這些核心電路所需的先進製程技術不斷演進。每一次採用新製程時皆須重新尋找一方面可滿足高電流推動力、高靜電防護力、高雜訊免疫力及高栓鎖效應防護力之需求，一方面又不致增加整體積體電路尺寸的設計方法，因而造成大量研發成本及時間的損失。
本發明為一種模組化積體電路之製造方法，其包括下列步驟：提供一基座；以及結合一輸出/入模組。藉由本發明提供的一種模組化積體電路製造方法，可提高設計積體電路時的彈性，並能縮短研發新製程技術過程中所耗費之時間及成本。
本發明提供一種模組化積體電路之製造方法，其包括下列步驟：提供一基座，基座具有一導電支架及一第一封裝體，導電支架具有複數個第一接點及複數個第二接點，第一封裝體包覆導電支架但裸露該些第一接點及該些第二接點；以及結合一第一輸出/入模組，係將第一輸出/入模組與該些第一接點結合且電性連接，其中第一輸出/入模組包括：一第一基材，其為一晶圓並具有一第一表面及一第二表面；一輸出/入電路，具有複數個第一導電板，輸出/入電路形成於第一表面；複數條第一導電柱，設置於第一基材內，每一第一導電柱之一端與輸出/入電路電性連接；及複數個第三接點，形成於第二表面，每一第三接點之一部與一第一導電柱之另一端電性連接，又每一第三接點之另一部與該些第一接點電性連接。
本發明又提供一種模組化積體電路之製造方法，其包括下列步驟：提供一基座，基座具有一導電支架及一第一封裝體，導電支架具有複數個第一接點及複數個第二接點，第一封裝體包覆導電支架但裸露該些第一接點及該些第二接點；以及結合一第二輸出/入模組，係將第二輸出/入模組與該些第一接點結合且電性連接，其中第二輸出/入模組包括：一第一基材，其為一晶圓並具有一第一表面及一第二表面；複數個第一導電板，形成於第一表面；複數條第一導電柱，設置於第一基材內，每一第一導電柱之一端與一第一導電板電性連接；及一輸出/入電路，形成於第二表面且與該些第一導電柱之另一端電性連接，又輸出/入電路具有複數個第二導電板與該些第一接點電性連接。
藉由本發明的實施，至少可達到下列進步功效：
一、藉由輸出/入模組模組化的設計可以增加積體電路設計的彈性。
二、可達到縮短研發時間及降低研發成本的目的。
三、減少先進製程使用面積，降低晶片製造成本。
為了使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點，因此將在實施方式中詳細敘述本發明之詳細特徵以及優點。
第1圖為本發明實施例之一種模組化積體電路之製造方法流程圖。第2圖為本發明實施例之一種基座結構示意圖。第3圖為本發明實施例之一種基座與第一輸出/入模組結合後的結構示意圖。第4圖為本發明實施例之一種基座、第一輸出/入模組及核心模組結合後的結構示意圖。第5圖為本發明實施例之一種進行整體封裝後的模組化積體電路結構示意圖。第6圖為本發明實施例之另一種模組化積體電路之製造方法流程圖。第7圖為本發明實施例之一種基座與第二輸出/入模組結合後的結構示意圖。第8圖為本發明實施例之一種基座、第二輸出/入模組及核心模組結合後的結構示意圖。第9圖為本發明實施例之另一種進行整體封裝後的模組化積體電路結構示意圖。 <第一實施例>
如第1圖所示，本實施例為一種模組化積體電路之製造方法，其包括下列步驟：提供一基座(步驟S10)；結合一第一輸出/入模組(步驟S20)；結合核心模組(步驟S30)步驟；以及進行整體封裝(步驟S40)步驟。
如第2圖所示，提供一基座(步驟S10)，基座100具有一導電支架10及一第一封裝體13，導電支架10由導電金屬所製成，並具有複數個第一接點11及複數個第二接點12。第一封裝體13，其可為塑膠材質並用以包覆導電支架10。基座100的製造方式與一般積體電路的封裝方式相同，也就是利用第一封裝體13包覆封裝導電支架10，但為了使導電支架10發揮電性或電訊傳輸的功效，因此以第一封裝體13封裝導電支架10後仍裸露第一接點11及第二接點12，並且第一接點11裸露於基座100的上表面，而第二接點12則裸露於基座100的下表面。
如第3圖所示，結合一第一輸出/入模組(步驟S20)，其係將第一輸出/入模組200與第一接點11結合且電性連接。第一輸出/入模組200包括：一第一基材20；一輸出/入電路23；複數條第一導電柱25；及複數個第三接點26。
第一基材20，其係為一晶圓，並且第一基材20係使用一晶圓級的製程製作及處理。第一基材20具有一第一表面21及一第二表面22，第一表面21為第一基材20的上表面，而第二表面22為第一基材20的下表面。
輸出/入電路23，其係可以使用黃光製程加以製作並形成於第一表面21，而輸出/入電路23可由一個或多個獨立的串並聯電路所構成。對核心電路(圖未示)而言，輸出/入電路23可以提供核心電路(圖未示)中各模組間多樣化的連接關係，並且在第一表面21上之輸出/入電路23具有複數個第一導電板24，以便與核心電路(圖未示)電性連接。對基座100而言，輸出/入電路23則是提供了基座100與核心電路(圖未示)間電力或電訊傳輸之通道。
第一導電柱25，其係由導電金屬材質製成並設置於第一基材20內且貫穿第一基材20，藉此使每一第一導電柱25之一端與輸出/入電路23電性連接。
第三接點26，其係形成於第二表面22。每一第三接點26其中的一部位係與一第一導電柱25之另一端電性連接，因此每一第三接點26均透過與其連接之第一導電柱25與輸出/入電路23電性連接，又每一第三接點26之另一部位則藉由複數個焊球27與基座100上相對應的第一接點11電性連接。
藉此，於進行結合第一輸出/入模組步驟時，便是透過複數個焊球27將第一輸出/入模組200的第三接點26與基座100的第一接點11電性連接。
如第4圖所示，結合核心模組(步驟S30)，其係將核心模組300結合且電性連接於第一輸出/入模組200。以微處理器而言，核心模組300可以為處理單元、控制單元或記憶單元…等，又核心模組300包括：一第二基材30；及一核心電路32。
第二基材30，其為一晶圓並且第二基材30亦係採用晶圓級之製程製作及處理。第二基材30具有一第三表面31，第三表面31係為第二基材30的下表面，並且第三表面31上具有複數個第四接點33。
核心電路32，其係形成於第二基材30內，並且與第四接點33電性連接。核心電路32依其元件尺寸及元件數量、效能與密度之需求，可採用精密度較高之先進製程製作。第四接點33除一部分與核心電路32電性連接之外，另一部分則藉由複數個焊球27與第一導電板24結合且電性連接，以將核心電路32輸出/入之訊號傳遞至第一輸出/入模組200後，再透過第一輸出/入模組200傳遞至基座100。
藉此，於進行結合核心模組步驟時，便是透過複數個焊球27將第四接點33與第一輸出/入模組200中輸出/入電路23的第一導電板24電性連接。
如第5圖所示，進行整體封裝(步驟S40)，其係藉由一第二封裝體34與第一封裝體13結合而對基座100、第一輸出/入模組200及核心模組300進行封裝。進行整體封裝時所使用的第二封裝體34同樣可以為塑膠材質，並且封裝方式可藉由射出成型技術對基座100、第一輸出/入模組200及核心模組300進行包覆及封合。由於第二接點12係供模組化積體電路與外部應用電路進行結合且電性連接之用，因此進行整體封裝步驟時仍要然裸露第二接點12，又因應不同的結合方式，第二接點12可以是焊點的形式也可以是針腳的形式 <第二實施例>
如第6圖所示，本實施例為一種模組化積體電路之製造方法，其包括下列步驟：提供一基座(步驟S10)；結合一第二輸出/入模組(步驟S21)；結合核心模組(步驟S30)；以及進行整體封裝(步驟S40)。
如第2圖所示，提供一基座(步驟S10)，基座100具有一導電支架10及一第一封裝體13，導電支架10由導電金屬所製成，並具有複數個第一接點11及複數個第二接點12。第一封裝體13，其可為塑膠材質並用以包覆導電支架10。基座100的製造方式與一般積體電路的封裝方式相同，也就是利用第一封裝體13包覆封裝導電支架10，但為了使導電支架10發揮電性或電訊傳輸的功效，因此以第一封裝體13封裝導電支架10後仍裸露第一接點11及第二接點12，並且第一接點11裸露於基座100的上表面，而第二接點12則裸露於基座100的下表面。
如第7圖所示，結合一第二輸出/入模組(步驟S21)，其係將第二輸出/入模組400與第一接點11結合且電性連接。第二輸出/入模組400包括：一第一基材20；複數第一導電板24；複數條第一導電柱25；以及一輸出/入電路23。
第一基材20，其係為一晶圓，並且第一基材20係使用一晶圓級的製程製作及處理。第一基材20具有一第一表面21及一第二表面22，第一表面21為第一基材20的上表面，而第二表面22為第一基材20的下表面。
第一導電板24，其係形成於第一表面21，也就是第一基材20之上表面。第一導電板24之一側係與第一導電柱25之一端電性連接，另一側則係作為與核心模組(圖未示)電性連接之用。
第一導電柱25，其係由導電金屬材質製成並設置於第一基材20內且貫穿第一基材20，藉此使每一第一導電柱25之一端與第一導電板24電性連接，另一端則與輸出/入電路23電性連接。輸出/入電路23即透過第一導電柱25及第一導電板24與核心電路(圖未示)電性連接以提供核心電路(圖未示)中各模組間多樣化的連接關係。
輸出/入電路23，其係可以使用黃光製程加以製作並形成於第二表面22，而輸出/入電路23可由一個或多個獨立的串並聯電路所構成。對核心電路(圖未示)而言，輸出/入電路23可以提供核心電路(圖未示)中各模組間多樣化的連接關係，對基座100而言，輸出/入電路23則是提供了與核心電路(圖未示)間電力或電訊傳輸之通道。在第二表面22上之輸出/入電路23具有複數個第二導電板40，每一第二導電板40之一部位則藉由複數個焊球27與基座100上相對應的第一接點11電性連接。
藉此，於進行結合第二輸出/入模組步驟時，便是透過複數個焊球27將第二輸出/入模組400的第二導電板40與基座100的第一接點11電性連接。
如第8圖所示，結合核心模組(步驟S30)，其係將核心模組300結合且電性連接於第二輸出/入模組400，並透過複數個焊球27將核心模組300的第四接點33與第二輸出/入模組400的第一導電板24電性連接。此步驟就功能、方法及結果而言均與第一實施例中之結合核心模組步驟實質相同，故此處不再贅述。
如第9圖所示，進行整體封裝(步驟S40)，其係藉由一第二封裝體34使其與一第一封裝體13結合而對基座100、第二輸出/入模組400及核心模組300進行封裝，但仍然裸露第二接點12。此步驟就功能、方法及結果而言均與第一實施例中之進行整體封裝步驟實質相同，故此處不再贅述。
藉由以上步驟，本實施例提供了模組化的積體電路結構更簡便的設計方法，藉由在設計過程中使核心模組與輸出/入模組分別採用不同的製程實現，以克服積體電路設計時面臨的問題。例如，將輸出/入模組實現在適合輸出/入電路設計的製程上，使得輸出/入模組可具備高電流推動力、高靜電防護力及高栓鎖效應防護力；再者，由於核心模組乃另行實現在適合的先進製程上，使得核心電路與輸出/入電路分別處於不同的模組中，因此可有效避免核心電路受到輸出/入電路所產生的雜訊干擾，因而使得製得之積體電路具備了高雜訊免疫力，藉此可避免輸出/入模組在製程中面臨的各項問題。
此外，可將結合有輸出/入模組的基座大量製造，並提供給不同應用的核心模組使用，而對於積體電路的設計者而言，可主要針對核心模組進行設計並節省大量的研發時間、增加積體電路設計時的彈性，並可大幅降低製造成本。
再者，對於具有標準化輸出/入電路設計的產品，其輸出/入電路不會隨著製程的演進而改變，因此可獨立制定具有標準化輸出/入電路的輸出/入模組，除了可降低生產成本外，還可以提高輸出/入模組的可靠度。
惟上述各實施例係用以說明本發明之特點，其目的在使熟習該技術者能瞭解本發明之內容並據以實施，而非限定本發明之專利範圍，故凡其他未脫離本發明所揭示之精神而完成之等效修飾或修改，仍應包含在以下所述之申請專利範圍中。
100．．．基座
10．．．導電支架
11．．．第一接點
12．．．第二接點
13．．．第一封裝體
200．．．第一輸出/入模組
20．．．第一基材
21．．．第一表面
22．．．第二表面
23．．．輸出/入電路
24．．．第一導電板
25．．．第一導電柱
26．．．第三接點
27．．．焊球
300．．．核心模組
30．．．第二基材
31．．．第三表面
32．．．核心電路
33．．．第四接點
34．．．第二封裝體
400．．．第二輸出/入模組
40．．．第二導電板
第1圖為本發明實施例之一種模組化積體電路之製造方法流程圖。
第2圖為本發明實施例之一種基座結構示意圖。
第3圖為本發明實施例之一種基座與第一輸出/入模組結合後的結構示意圖。
第4圖為本發明實施例之一種基座、第一輸出/入模組及核心模組結合後的結構示意圖。
第5圖為本發明實施例之一種進行整體封裝後的模組化積體電路結構示意圖。
第6圖為本發明實施例之另一種模組化積體電路之製造方法流程圖。
第7圖為本發明實施例之一種基座與第二輸出/入模組結合後的結構示意圖。
第8圖為本發明實施例之一種基座、第二輸出/入模組及核心模組結合後的結構示意圖。
第9圖為本發明實施例之另一種進行整體封裝後的模組化積體電路結構示意圖。
S10．．．提供一基座
S20．．．結合一第一輸出/入模組
S30．．．結合核心模組
S40．．．進行整體封裝

权利要求:
Claims (10)
[1] 一種模組化積體電路之製造方法，其包括下列步驟：提供一基座，該基座具有一導電支架及一第一封裝體，該導電支架具有複數個第一接點及複數個第二接點，該第一封裝體包覆該導電支架但裸露該些第一接點及該些第二接點；以及結合一第一輸出/入模組，係將該第一輸出/入模組與該些第一接點結合且電性連接，其中該第一輸出/入模組包括：一第一基材，其為一晶圓並具有一第一表面及一第二表面；一輸出/入電路，具有複數個第一導電板，該輸出/入電路形成於該第一表面；複數條第一導電柱，設置於該第一基材內，每一該第一導電柱之一端與該輸出/入電路電性連接；及複數個第三接點，形成於該第二表面，每一該第三接點之一部與一該第一導電柱之另一端電性連接，又每一該第三接點之另一部與該些第一接點電性連接。
[2] 如申請專利範圍第1項所述之製造方法，其中該些第三接點係藉由複數個焊球與該些第一接點結合且電性連接。
[3] 如申請專利範圍第1項所述之製造方法，其進一步包括一結合核心模組步驟，其係將該核心模組結合且電性連接於該第一輸出/入模組，其中該核心模組包括：一第二基材，其具有一第三表面，且該第三表面上具有複數個第四接點，該些第四接點又與該些第一導電板結合且電性連接；及一核心電路形成於該第二基材內並與該些第四接點電性連接。
[4] 如申請專利範圍第3項所述之製造方法，其中該些第四接點係藉由複數個焊球與該些第一導電板結合且電性連接。
[5] 如申請專利範圍第4項所述之製造方法，其進一步包括一進行整體封裝步驟，其係藉由一第二封裝體使其與該一第一封裝體結合而對該基座、該第一輸出/入模組及該核心模組進行封裝，但仍然裸露該些第二接點。
[6] 一種模組化積體電路之製造方法，其包括下列步驟：提供一基座，該基座具有一導電支架及一第一封裝體，該導電支架具有複數個第一接點及複數個第二接點，該第一封裝體包覆該導電支架但裸露該些第一接點及該些第二接點；以及結合一第二輸出/入模組，係將該第二輸出/入模組與該些第一接點結合且電性連接，其中該第二輸出/入模組包括：一第一基材，其為一晶圓並具有一第一表面及一第二表面；複數個第一導電板，形成於該第一表面；複數條第一導電柱，設置於該第一基材內，每一該第一導電柱之一端與一該第一導電板電性連接；及一輸出/入電路，形成於該第二表面且與該些第一導電柱之另一端電性連接，又該輸出/入電路具有複數個第二導電板與該些第一接點電性連接。
[7] 如申請專利範圍第6項所述之製造方法，其中該些第二導電板係藉由複數個焊球與該些第一接點結合且電性連接。
[8] 如申請專利範圍第6項所述之製造方法，其進一步包括一結合核心模組步驟，其係將該核心模組結合且電性連接於該第二輸出/入模組，其中該核心模組包括：一第二基材，其具有一第三表面，且該第三表面上具有複數個第四接點，該些第四接點又與該些第一導電板結合且電性連接；及一核心電路形成於該第二基材內並與該些第四接點電性連接。
[9] 如申請專利範圍第8項所述之製造方法，其中該些第四接點係藉由複數個焊球與該些第一導電板結合且電性連接。
[10] 如申請專利範圍第9項所述之製造方法，其進一步包括一進行整體封裝步驟，其係藉由一第二封裝體使其與該一第一封裝體結合而對該基座、該第二輸出/入模組及該核心模組進行封裝，但仍然裸露該些第二接點。

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申请号 | 申请日 | 专利标题

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TW100138743A|TWI483355B|2011-10-25|2011-10-25|模組化積體電路之製造方法|TW100138743A| TWI483355B|2011-10-25|2011-10-25|模組化積體電路之製造方法|

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US13/308,604| US8399303B1|2011-10-25|2011-12-01|Method for manufacturing modularized integrated circuit|